Intel 10nm工藝黑科技：量子阱晶體管
Intel前幾天慶祝了半導(dǎo)體業(yè)界黃金法則——摩爾定律，通過更先進(jìn)的工藝不斷提升晶體管密度是Intel制勝的關(guān)鍵，他們也以此維護(hù)了摩爾定律的準(zhǔn)確。如今Intel的制造工藝已經(jīng)是14nm，下一步就是10nm工藝，面臨的挑戰(zhàn)還會(huì)更多，Intel實(shí)際上也延期了10nm工藝進(jìn)程，但I(xiàn)ntel手中的黑科技可不少，分析認(rèn)為Intel將在10nm工藝節(jié)點(diǎn)啟用量子阱晶體管（Quantum Well FET，簡(jiǎn)稱QWFET），還會(huì)使用銦鎵砷及應(yīng)變鍺兩種新型半導(dǎo)體材料。
如今的集成電路基本上都是基于硅基材料，晶體管的性能、運(yùn)行電壓及電流都與晶體管的結(jié)構(gòu)有關(guān)，因此整體功耗密度相同的情況下，晶體管的功耗與電壓的平方成正比——當(dāng)然，晶體管密度是在不斷提升到的（這是摩爾定律的內(nèi)容）。這個(gè)規(guī)律是1975年IBM公司的研究人員Robert Dennard總結(jié)的，因此這個(gè)定律也以他的名字命名——這就是Dennard scaling定律的來源。
扯到這些其實(shí)是本文內(nèi)容的鋪墊，這個(gè)定律在2000年代前都是適用的，但2005年David Wang在IEDM會(huì)議上提出，晶體管的性能不能再通過幾何結(jié)構(gòu)而提升，功耗問題越來越嚴(yán)重，而功耗來源于兩個(gè)方面——漏電流帶來的靜態(tài)功耗以及晶體管開關(guān)帶來的動(dòng)態(tài)功耗（注：動(dòng)態(tài)功耗有個(gè)公式Switching power = C*V2*F）。
現(xiàn)在的情況就是晶體管越小，漏電流越來越嚴(yán)重，解決功耗問題的重點(diǎn)就轉(zhuǎn)移到漏電流這方面來了，Intel曾經(jīng)在90nm工藝使用應(yīng)變硅工藝，45nm節(jié)點(diǎn)使用HKMG（高K金屬柵極）工藝，22nm工藝使用FinFET晶體管工藝，這都有助于降低漏電流，進(jìn)而降低功耗。
銦鎵砷晶體管結(jié)構(gòu)
似乎還沒回到正題上，不過背景內(nèi)容我們不說這么多了，RealWorldTech網(wǎng)站日前刊發(fā)了一篇文章分析Intel公司的10nm工藝，分析師 David Kanter認(rèn)為Intel有很大可能會(huì)在10nm工藝啟用QWFEN量子阱晶體管工藝，同時(shí)還會(huì)使用新型的半導(dǎo)體材料，N型使用銦鎵砷（In0.53Ga0.47As），P型使用應(yīng)變鍺（strained germanium）
按照他的分析，Intel最早會(huì)在2016年的10nm工藝上使用這些黑科技，將晶體管運(yùn)行電壓從0.7V降低到0.5V，而三星、TSMC、Globalfoundries等公司要等到7nm工藝才有可能使用這些新技術(shù)，依然要比Intel落后一代?！?/p>
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