AMD Zen 6處理器或轉(zhuǎn)向全新D2D互連設(shè)計(jì)，能效與延遲雙突破
AMD預(yù)計(jì)將會(huì)在明年發(fā)布下一代Zen 6架構(gòu)處理器，盡管依舊將會(huì)采用AM5接口，但是預(yù)計(jì)將會(huì)帶來(lái)進(jìn)一步升級(jí)。目前海外視頻博主High Yield透露了下一代產(chǎn)品的更多技術(shù)細(xì)節(jié)，AMD計(jì)劃在Zen 6中引入一項(xiàng)全新的D2D（Die-to-Die）互連技術(shù)，以取代自Zen 2以來(lái)長(zhǎng)期使用的SERDES PHY方案。這一轉(zhuǎn)變旨在顯著優(yōu)化能效并降低通信延遲，而該技術(shù)實(shí)際上已在開發(fā)中的Strix Halo APU上進(jìn)行了成功驗(yàn)證。
在現(xiàn)有SERDES方案中，數(shù)據(jù)需要在CCD芯粒邊緣經(jīng)過(guò)串行化與解串行化處理，跨封裝傳輸至I/O芯片，此過(guò)程伴隨時(shí)鐘恢復(fù)、均衡及編解碼等操作，帶來(lái)了可觀的能耗開銷與額外延遲。隨著NPU等新型模塊的集成，芯片間通信對(duì)帶寬與實(shí)時(shí)性的要求日益提升，傳統(tǒng)SERDES已逐漸成為瓶頸。
Strix Halo APU作為新互連技術(shù)的試驗(yàn)平臺(tái)，采用了臺(tái)積電的InFO-oS（集成扇出型封裝 on Substrate）與重分布層（RDL）技術(shù)。其核心變革在于以“海量布線”（Sea-of-Wires）方式，在中介層布置大量細(xì)并行導(dǎo)線，形成寬并行端口通信。通過(guò)移除SERDES模塊，改用矩形微型焊盤陣列直接傳輸數(shù)據(jù)，實(shí)現(xiàn)了無(wú)需串并轉(zhuǎn)換的直接通信，從而在降低功耗與延遲的同時(shí)，能夠通過(guò)擴(kuò)展端口數(shù)量靈活提升帶寬。
然而，這種新方法也帶來(lái)了設(shè)計(jì)上的挑戰(zhàn)：多層RDL的工藝復(fù)雜度更高，且芯片底部區(qū)域需優(yōu)先用于扇出布線，對(duì)布線資源分配提出了新要求。盡管如此，業(yè)界普遍預(yù)期，Strix Halo所驗(yàn)證的互連理念將在Zen 6中全面應(yīng)用，為處理器能效與性能的平衡注入新動(dòng)力。結(jié)合此前消息來(lái)看，Zen 6系列中面向主流桌面的“Medusa Ridge”處理器，IOD將采用臺(tái)積電N3P制程。與此同時(shí)，適用于桌面、移動(dòng)平臺(tái)及標(biāo)準(zhǔn)版EPYC “Venice”服務(wù)器的12核CCD芯片，以及EPYC專用的高密度32核Zen 6c CCD芯片，均將采用更先進(jìn)的N2P工藝。針對(duì)移動(dòng)平臺(tái)的單芯片APU “Medusa Point”中低端型號(hào)也將使用N3P技術(shù)。
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